전자 디바이스(Electronic device)

(19)대한민국특허청(KR)
(12) 등록특허공보(B1)

(51) 。Int. Cl.
H01L 31/12 (2006.01)
H01L 29/786 (2006.01)
H05B 33/10 (2006.01)
(45) 공고일자
(11) 등록번호
(24) 등록일자
2007년02월28일
10-0688049
2007년02월22일
(21) 출원번호 10-2001-0009719 (65) 공개번호 10-2001-0085613
(22) 출원일자 2001년02월26일 (43) 공개일자 2001년09월07일
심사청구일자 2006년02월24일
(30) 우선권주장 2000-050584 2000년02월28일 일본(JP)
(73) 특허권자 가부시키가이샤 한도오따이 에네루기 켄큐쇼
일본국 가나가와켄 아쓰기시 하세 398
(72) 발명자 야마자키순페이
일본국243-0036가나가와켄아쓰기시하세398(가부시키가이샤한도오따
이에네루기켄큐쇼내)
고야마준
일본국243-0036가나가와켄아쓰기시하세398(가부시키가이샤한도오따
이에네루기켄큐쇼내)
이누카이카주타카
일본국243-0036가나가와켄아쓰기시하세398(가부시키가이샤한도오따
이에네루기켄큐쇼내)
(74) 대리인 이병호
이범래
심사관 : 김종권
전체 청구항 수 : 총 25 항
(54) 전자 디바이스
(57) 요약
흑색 마스크(black mask)를 사용하지 않고, 마스크의 수의 증가 없이, 디바이스의 변형이 방지되고, 개구비(aperture
ratio)가 개선되는, 전자 디바이스가 제공된다. 전자 디바이스에서, 제 1 전극(113)은 게이트 배선(145)이 게이트 전극으
로 배치된 층과 다른 층에 배치되고, 픽셀(pixel) 스위칭 TFT의 반도체층은 빛으로부터 차폐되도록 게이트 배선(145)에
중첩(superimpose)된다. 그래서, TFT의 변형이 억제되고, 높은 개구비가 실현된다.
대표도
도 1
등록특허 10-0688049
- 1 -
특허청구의 범위
청구항 1.
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청구항 2.
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청구항 3.
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청구항 4.
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청구항 5.
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청구항 6.
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청구항 7.
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청구항 8.
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청구항 9.
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청구항 10.
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청구항 11.
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청구항 12.
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청구항 13.
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청구항 14.
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청구항 15.
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청구항 16.
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등록특허 10-0688049
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청구항 17.
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청구항 18.
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청구항 19.
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청구항 20.
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청구항 21.
복수의 픽셀들을 포함하는 픽셀 영역을 포함하는 전자 디바이스에 있어서,
각각의 픽셀은,
스위칭 트랜지스터,
전류 제어 트랜지스터, 및
발광 소자를 포함하고,
상기 스위칭 트랜지스터는,
기판 위에 제공된 반도체층,
상기 반도체층에 제공된 소스 영역 및 드레인 영역,
상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층에 제공된 채널-형성 영역,
상기 채널-형성 영역 위에 제공된 게이트 전극으로서, 그들 사이에 게이트 절연막을 가지는, 상기 게이트 전극,
상기 게이트 전극 위에 제공된 층간 절연막, 및
상기 층간 절연막 위에 제공되고, 적어도 상기 채널-형성 영역 위에 중첩된, 상기 게이트 전극에 접속된 게이트 배선을 포
함하는, 전자 디바이스.
청구항 22.
제 21 항에 있어서,
상기 반도체층은 상기 게이트 배선에 의해 겹쳐지는 영역을 갖는, 전자 디바이스.
청구항 23.
제 22 항에 있어서,
등록특허 10-0688049
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상기 게이트 배선에 의해 겹쳐지는 상기 반도체층의 상기 영역은 적어도 상기 채널-형성 영역과 상기 드레인 영역 사이에
존재하는 영역을 포함하는, 전자 디바이스.
청구항 24.
제 22 항에 있어서,
상기 게이트 배선에 의해 겹쳐지는 상기 반도체층의 상기 영역은 적어도 상기 채널-형성 영역과 상기 소스 영역 사이에 존
재하는 영역을 포함하는, 전자 디바이스.
청구항 25.
제 22 항에 있어서,
상기 반도체층은 복수의 채널-형성 영역들을 포함하고, 상기 게이트 배선에 의해 겹쳐지는 상기 반도체층의 상기 영역은
적어도 상기 채널-형성 영역들 중 하나와 또 다른 채널-형성 영역 사이에 존재하는 영역을 포함하는, 전자 디바이스.
청구항 26.
제 21 항에 있어서,
상기 전극 및 상기 소스 배선들은 같은 재료로 만들어진, 전자 디바이스.
청구항 27.
제 21 항에 있어서,
상기 게이트 배선들 각각은 막들(films) 중 하나로 형성되고 상기 막들 각각은 도전형, 또는 상기 막들로 형성된 적층 막을
부여하는 불순물 성분들로 도핑되는 폴리-Si, W, WSix, Al, Cu, Ta, Cr 및 Mo로 구성된 그룹으로부터 선택된 성분을 주
로 포함하는, 전자 디바이스.
청구항 28.
복수의 픽셀들을 포함하는 픽셀 영역을 포함하는, 전자 디바이스에 있어서,
각각의 픽셀은,
스위칭 트랜지스터,
전류 제어 트랜지스터,
소거 트랜지스터, 및
발광 소자를 포함하고,
상기 스위칭 트랜지스터는,
등록특허 10-0688049
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기판 위에 제공된 반도체층,
상기 반도체층에 제공된 소스 영역 및 드레인 영역,
상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층에 제공된 채널-형성 영역,
상기 채널-형성 영역 위에 제공된 게이트 전극으로서, 그들 사이에 게이트 절연막을 가지는, 상기 게이트 전극,
상기 게이트 전극 위에 제공된 층간 절연막, 및
상기 층간 절연막 위에 제공되고, 적어도 상기 채널-형성 영역 위에 중첩된, 상기 게이트 전극에 접속된 게이트 배선을 포
함하는, 전자 디바이스.
청구항 29.
복수의 픽셀들을 포함하는 픽셀 영역을 포함하는, 전자 디바이스에 있어서,
각각의 픽셀은,
스위칭 트랜지스터,
전류 제어 트랜지스터,
소거 트랜지스터, 및
발광 소자를 포함하고,
상기 소거 트랜지스터는,
기판 위에 제공된 반도체층,
상기 반도체층에 제공된 소스 영역 및 드레인 영역,
상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체층에 제공된 채널-형성 영역,
상기 채널-형성 영역 위에 제공된 게이트 전극으로서, 그들 사이에 게이트 절연막을 가지는, 상기 게이트 전극,
상기 게이트 전극 위에 제공된 층간 절연막, 및
상기 층간 절연막 위에 제공되고, 적어도 상기 채널-형성 영역 위에 중첩된, 상기 게이트 전극에 접속된 게이트 배선을 포
함하는, 전자 디바이스.
청구항 30.
제 29 항에 있어서,
상기 반도체층은 상기 게이트 배선에 의해 겹쳐지는 영역을 갖는, 전자 디바이스.
청구항 31.
등록특허 10-0688049
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제 22 항 또는 제 30 항에 있어서,
상기 게이트 배선에 의해 겹쳐지는 상기 반도체층의 상기 영역은 적어도 상기 채널-형성 영역을 포함하는, 전자 디바이스.
청구항 32.
제 29 항에 있어서,
게이트 전극을 더 포함하고, 상기 게이트 전극은 상기 전류 제어 트랜지스터의 게이트 전극이고 상기 스위칭 트랜지스터의
드레인 영역에 접속되는, 전자 디바이스.
청구항 33.
제 29 항에 있어서,
상기 제 1 게이트 배선 및 상기 제 2 게이트 배선은 막들 중 하나로 형성되고 각각의 막은, 도전형, 또는 상기 막들로 형성
된 적층 막을 부여하는 불순물 성분들로 도핑된 폴리-Si, W, WSix, Al, Cu, Ta, Cr 및 Mo로 구성된 그룹으로부터 선택된
성분을 주로 포함하는, 전자 디바이스.
청구항 34.
디스플레이 부분으로서 제 21 항, 제 28 항 또는 제 29 항 중 어느 한 항에 청구된 전자 디바이스를 이용하는 전자 장비에
있어서,
퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 터미널, 디지털 카메라, 디지털 비디오 디스크 플레이어 및 전자 플레이 디바
이스로 구성된 그룹으로부터 선택된 하나에 대한 디스플레이 부분인, 전자 장비.
청구항 35.
전자 디바이스에 있어서,
복수의 픽셀들을 포함하는 픽셀 영역으로서, 각각의 픽셀은,
소스 영역, 드레인 영역 및 그들 사이에 제공된 적어도 하나의 채널-형성 영역을 갖는 반도체층, 상기 반도체층 위의 게이
트 절연막 및 상기 게이트 절연막 위의 게이트 전극을 포함하는 스위칭 트랜지스터, 및
발광층을 포함하는 발광 소자를 포함하는, 상기 픽셀 영역,
상기 게이트 전극 상의 제 1 절연막,
상기 적어도 하나의 채널-형성 영역과 겹쳐지는, 상기 제 1 절연막 위의 배선, 및
상기 적어도 하나의 채널-형성 영역과 겹쳐지는, 상기 배선 위의 제 2 절연막을 포함하는, 전자 디바이스.
청구항 36.
전자 디바이스에 있어서,
등록특허 10-0688049
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복수의 픽셀들을 포함하는 픽셀 영역으로서, 각각의 픽셀은,
소스 영역, 드레인 영역 및 그들 사이에 제공된 복수의 채널-형성 영역들을 갖는 반도체층, 상기 반도체층 위의 게이트 절
연막 및 상기 게이트 절연막 위의 복수의 게이트 전극들을 포함하는 스위칭 트랜지스터, 및
발광층을 포함하는 발광 소자를 포함하는, 상기 픽셀 영역,
상기 복수의 게이트 전극들 위의 제 1 절연막,
상기 복수의 채널-형성 영역들 중 적어도 하나와 겹쳐지는, 상기 제 1 절연막 위의 배선, 및
상기 복수의 채널-형성 영역 중 적어도 하나와 겹쳐지는, 상기 배선 위의 제 2 절연막을 포함하는, 전자 디바이스.
청구항 37.
전자 디바이스에 있어서,
복수의 픽셀들을 포함하는 픽셀 영역으로서, 각각의 픽셀은,
소스 영역, 드레인 영역 및 그들 사이에 제공된 적어도 하나의 채널-형성 영역을 갖는 반도체층, 상기 반도체층 위의 게이
트 절연막 및 상기 게이트 절연막 위의 게이트 전극을 포함하는 스위칭 트랜지스터, 및
발광층을 포함하는 발광 소자를 포함하는, 상기 픽셀 영역,
상기 게이트 전극 위의 제 1 절연막,
상기 적어도 하나의 채널-형성 영역과 겹쳐지고, 상기 제 1 절연막 위의 배선,
상기 적어도 하나의 채널-형성 영역과 겹쳐지는, 상기 배선 위의 제 2 절연막, 및
상기 발광 소자 위의 패시베이션막을 포함하는, 전자 디바이스.
청구항 38.
전자 디바이스에 있어서,
복수의 픽셀들을 포함하는 픽셀 영역으로서, 각각의 픽셀은,
소스 영역, 드레인 영역 및 그들 사이에 제공된 적어도 하나의 채널-형성 영역을 갖는 반도체층, 상기 반도체층 위의 게이
트 절연막 및 상기 게이트 절연막 위의 게이트 전극을 포함하는 스위칭 트랜지스터, 및
양극, 음극 및 그들 사이에 제공된 발광층을 포함하는 발광 소자를 포함하는, 상기 픽셀 영역,
상기 게이트 전극 위의 제 1 절연막,
상기 적어도 하나의 채널-형성 영역과 겹쳐지는, 상기 제 1 절연막 위의 배선,
상기 양극과 음극 중 하나의 위에 있고, 상기 적어도 하나의 채널-형성 영역과 겹쳐지는, 상기 배선 위의 제 2 절연막을 포
함하는, 전자 디바이스.
등록특허 10-0688049
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청구항 39.
전자 디바이스에 있어서,
복수의 픽셀들을 포함하는 픽셀 영역으로서, 각각의 픽셀은,
소스 영역, 드레인 영역 및 그들 사이에 제공된 복수의 채널-형성 영역들을 갖는 반도체층, 상기 반도체층 위의 게이트 절
연막 및 상기 게이트 절연막 위의 복수의 게이트 전극들을 포함하는 스위칭 트랜지스터, 및
양극, 음극 및 그들 사이에 제공된 발광층을 포함하는 발광 소자를 포함하는, 상기 픽셀 영역,
상기 복수의 게이트 전극들 위의 제 1 절연막,
상기 복수의 채널-형성 영역들 중 적어도 하나와 겹쳐지는, 상기 제 1 절연막 위의 배선, 및
상기 양극과 음극 중 하나의 위에 있고, 상기 복수의 채널-형성 영역들 중 상기 적어도 하나와 겹쳐지는, 상기 배선 위의 제
2 절연막을 포함하는, 전자 디바이스.
청구항 40.
전자 디바이스에 있어서,
복수의 픽셀들을 포함하는 픽셀 영역으로서, 각각의 픽셀은,
소스 영역, 드레인 영역 및 적어도 하나의 채널-형성 영역을 갖는 반도체층, 상기 반도체층 위의 게이트 절연막 및 상기 게
이트 절연막 위의 게이트 전극을 포함하는 스위칭 트랜지스터, 및
양극, 음극 및 그들 사이에 제공된 발광층을 포함하는 발광 소자를 포함하는, 상기 픽셀 영역,
상기 게이트 전극 위의 제 1 절연막,
상기 적어도 하나의 채널-형성 영역과 겹쳐지는, 상기 제 1 절연막 위의 배선,
상기 양극과 음극 중 하나의 위에 있고, 상기 적어도 하나의 채널-형성 영역과 겹쳐지는, 상기 배선 위에 있는 제 2 절연막,
및
상기 발광 소자 위의 패시베이션막을 포함하는, 전자 디바이스.
청구항 41.
제 35 항 내지 제 40 항 중 어느 한 항에 있어서,
상기 배선은 막들 중 하나를 포함하는 게이트 배선이고 각각의 막은 도전형, 또는 상기 막들로 형성된 얇은 막을 부여하는
불순물 성분들로 도핑되는 폴리-Si, W, WSix, Al, Cu, Ta, Cr 및 Mo로 구성되는 그룹으로부터 선택된 성분을 주로 포함
하는, 전자 디바이스.
청구항 42.
등록특허 10-0688049
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제 35 항 내지 제 40 항 중 어느 한 항에 있어서,
상기 발광층은 상기 제 2 절연막의 개구부에서 형성되는, 전자 디바이스.
청구항 43.
제 37 항 또는 제 40 항에 있어서,
상기 패시베이션막은 실리콘 질화물을 포함하는, 전자 디바이스.
청구항 44.
제 38 항 내지 제 40 항 중 어느 한 항에 있어서,
상기 양극은 2% 내지 20%의 아연 산화물(ZnO)과 인듐 산화물을 혼합함으로써 얻어지는 ITO 막 또는 투명 도전막을 포함
하는, 전자 디바이스.
청구항 45.
제 35 항 내지 제 40 항 중 어느 한 항에 있어서,
상기 전자 디바이스는 퍼스널 컴퓨터, 비디오 카메라, 휴대용 정보 터미널, 디지털 카메라, 디지털 비디오 디스크 플레이어
및 전자 플레이 디바이스로 구성된 그룹으로부터 선택된 하나인, 전자 디바이스.
명세서
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 기판상에 형성된 반도체 소자(반도체 박막을 사용하는 소자)를 갖춘 EL(electro luminescence) 디스플레이 디
바이스, 및 EL 디스플레이 디바이스를 디스플레이(디스플레이부)로 사용하는 전자 장비에 관한 것이다. 본 명세서에서 언
급되는 EL(electroluminescent) 디바이스는 예를 들면, 3중-기반 발광 디바이스 및/또는 단일-기반 발광 디바이스를 포
함한다.
최근에는, TFT가 기판상에 형성되는 기술이 많이 진보되었고, 그 기술을 활성 매트릭스 디스플레이 디바이스에 적용하는
것이 증가적으로 개발되었다. 특히, 폴리실리콘막을 사용하는 TFT는 비정질 실리콘막(amorphous silicon film)을 사용하
는 종래의 TFT 보다 전계 효과 이동성(또한 이동성이라 칭하여지는)이 더 높으므로 고속 동작을 가능하게 한다.
동일한 기판상에 다양한 회로 및 소자를 형성함으로서 제작 비용의 감소, 디스플레이 디바이스의 소형화, 산출량 개선, 및
처리량 감소와 같은 다양한 이점이 얻어지기 때문에, 상기의 활성 매트릭스 디스플레이 디바이스에 관심이 주어지고 있다.
활성 매트릭스 EL 디스플레이 디바이스는 TFT로 형성된 스위칭 소자(이후에는 스위칭 소자라 칭하여지는)를 각 픽셀
(pixel)에 제공하고, 스위칭 TFT에 의한 전류 제어를 실행하는 구동기 소자를 활성화하여, EL층(확실하게 말하면, 발광
층)이 빛을 발하게 한다. 예를 들면, 일본 특허 출원 공개 No. Hei 10-189252가 EL 디스플레이 디바이스를 설명한다.
등록특허 10-0688049
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활성 매트릭스 EL 디스플레이 디바이스로는 빛 방사 방향에 따라 2개의 EL 소자의 구조가 제안된다. 이들 구조 중 하나는
EL 소자로부터 조사되는 빛이 반대 기판을 투과하고 이어서 관찰자의 눈에 닿도록 방사되는 것이다. 이 경우, 관찰자는 반
대 기판측으로부터 영상을 인식할 수 있다. 다른 구조는 EL 소자로부터 조사되는 빛이 소자 기판을 투과하고 이어서 관찰
자의 눈에 닿도록 방사되는 것이다. 이 경우, 관찰자는 소자 기판측으로부터 영상을 인식할 수 있다.
전자의 구조에서, 외부로부터의 빛은 반대 기판을 투과하고 이어서 각 픽셀 전극 사이의 갭(gap)에 존재하는 TFT로 방사
되어, 그에 의해 TFT를 변형시킨다. 그러나, 외부로부터의 빛의 강도가 높지 않으므로, TFT의 변형은 크지 않다.
한편, 일반적으로 자주 사용되는 후자의 구조에서는 EL 소자로부터 조사되는 빛이 소자 기판을 투과하여 방사되기 때문
에, EL 소자로부터 조사되는 빛은 TFT로 방사되므로, TFT가 변형되는 심각한 문제점을 일으키게 된다.
또한, 픽셀에는 저장 캐패시터가 제공되고, 디스플레이 성능면에서 픽셀에 대해 높은 개구비(aperture ratio)가 요구된다.
각 픽셀이 높은 개구 비율을 가지면, 빛 적용 효율이 개선되고, 그에 의해 전력 절약 및 디스플레이 디바이스의 소형화를
이룰 수 있다.
최근에는 세밀한 픽셀 크기가 개발되고, 더 높은 명석도의 영상이 요구된다. 세밀한 픽셀 크기는 TFT 및 배선(wiring)이
형성되는 한 픽셀의 면적을 증가시키므로, 그에 의해 픽셀 개구비를 감소시킨다.
상기의 환경하에서, 규칙적인 픽셀 크기의 제한내에 각 픽셀의 높은 개구비를 구하기 위해서는 픽셀의 회로 구조에 필요한
회로 소자를 효율적으로 배치하는 것이 기본이다.
상술된 바와 같이, 작은 수의 마스크(mask)로 픽셀 개구비를 높이는 활성 매트릭스 EL 디스플레이 디바이스를 실현하기
위해, 지금까지 존재하지 않은 전체적으로 새로운 픽셀 구조가 요구된다.
발명이 이루고자 하는 기술적 과제
본 발명은 상기의 요구를 만족시키도록 이루어지므로, 본 발명의 목적은 마스크의 수 및 처리 과정의 수를 증가시키지 않
고 높은 개구비(aperture ratio)를 실현하는 픽셀 구조를 갖는 EL 디스플레이 디바이스를 제공하는 것이다.
발명의 구성
종래의 기술로 문제점을 해결하기 위해, 본 발명은 다음의 수단을 제공한다.
본 발명은 각 TFT 사이의 갭(gap)과 각 픽셀(pixel) 사이의 갭이 흑색 마스크(mask)를 사용하지 않고 빛으로부터 차폐되
는 픽셀 구조로 특징지워진다. 빛으로부터 TFT를 차폐시키는 한 수단으로, 게이트 전극 및 소스 배선은 제 1 절연막상에
형성되고, 활성층으로 동작하는 반도체층 대부분은 제 1 절연막과 다른 제 2 절연막에 형성된 게이트 배선으로 덮여진다.
또한, 빛으로부터 각 픽셀 사이의 갭을 차폐시키는 한 수단으로, 픽셀 전극들은 소스 배선 상에 중첩되도록 배치된다.
상술된 TFT는 각 픽셀 또는 전류 제어 TFT상에 배치된 스위칭 TFT로 지시된다.
본 명세서에서 설명된 본 발명의 구조에 따라, 다수의 소스 배선, 다수의 게이트 배선, 다수의 전류 공급선, 및 다수의 픽셀
을 구비하는 전자 디바이스가 제공되고, 이는,
다수의 픽셀 각각이 스위칭 TFT, 전류 제어 TFT, 및 발광 소자를 포함하고,
스위칭 TFT가 절연 표면상의 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이에 삽입된 채널-형성 영역을 갖
는 반도체층(제 1 반도체층(200)), 반도체층(제 1 반도체층(200))상에 형성된 제 1 절연막(게이트 절연막), 채널-형성 영
역에 이중인화되도록 제 1 절연막상에 형성된 전극(제 1 전극(113)), 제 1 절연막상에 형성된 소스 배선(115), 전극(제 1
전극(113)) 및 소스 배선을 덮는 제 2 절연막, 및 전극(제 1 전극(113))에 연결되고 제 2 절연막상에 형성된 게이트 배선
(145)을 포함하는 것을 특징으로 한다.
상기 구조에서, 전자 디바이스는 반도체층(제 1 반도체층(200))이 게이트 배선상에 이중인화되는 영역을 갖는 것을 특징
으로 한다.
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또한, 전자 디바이스는 게이트 배선상에 이중인화되는 반도체층의 영역이 적어도 채널-형성 영역, 채널-형성 영역과 드레
인 영역 사이에 존재하는 영역, 또는 채널-형성 영역과 소스 영역 사이에 존재하는 영역을 포함하고, 외부로부터의 빛에
대해 보호되는 것을 특징으로 한다.
다수의 게이트 전극이 절연막을 통해 한 반도체층상에 있는 다중-게이트 구조의 전자 디바이스의 경우, 이는 채널-형성
영역 중 하나와 또 다른 채널-형성 영역 사이에 존재하는 영역상에 이중인화되도록 게이트 전극이 배치되는 다수의 채널-
형성 영역을 포함하는 것을 특징으로 한다.
또한, 전자 디바이스는 전극 및 소스 배선이 제 1 절연막상에 동일한 재료로 구성되고, 픽셀 전극, 연결 전극, 및 게이트 배
선이 제 2 절연막상에 동일한 재료로 구성되는 것을 특징으로 한다.
본 발명의 또 다른 구조에 따라, 다수의 소스 배선, 다수의 제 1 게이트 배선, 다수의 전류 공급선, 다수의 제 2 게이트 배
선, 및 다수의 픽셀을 구비하는 전자 디바이스가 제공되고, 이는,
다수의 픽셀 각각이 스위칭 TFT, 전류 제어 TFT, 삭제 TFT, 및 발광 소자를 포함하고,
스위칭 TFT가 절연 표면상의 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이에 삽입된 채널-형성 영역을 갖
는 반도체층(제 1 반도체층(900)), 반도체층(제 1 반도체층(900))상에 형성된 제 1 절연막(게이트 절연막), 채널-형성 영
역에 이중인화되고 제 1 절연막상에 형성된 전극(제 1 전극(805)), 제 1 절연막상에 형성된 소스 배선(803), 전극(제 1 전
극(805)) 및 소스 배선(803)을 덮는 제 2 절연막, 및 전극(제 1 전극(805))에 연결되고 제 2 절연막상에 형성된 제 1 게이
트 배선(801)을 포함하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 구조에 따라, 다수의 소스 배선, 다수의 제 1 게이트 배선, 다수의 전류 공급선, 다수의 제 2 게이
트 배선, 및 다수의 픽셀을 구비하는 전자 디바이스가 제공되고, 이는,
다수의 픽셀 각각이 스위칭 TFT, 전류 제어 TFT, 삭제 TFT, 및 발광 소자를 포함하고,
삭제 TFT가 절연 표면상에 형성된 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 사이에 삽입된 채널-형성 영역
을 갖는 반도체층, 반도체층상에 형성된 제 1 절연막(게이트 절연막), 채널-형성 영역에 이중인화되고 제 1 절연막상에 형
성된 제 1 전극(제 3 전극(807)), 제 1 절연막상에 형성된 제 2 전극(제 2 전극 806), 제 1 전극(제 3 전극(807)) 및 제 2 전
극(제 2 전극(806))을 덮는 제 2 절연막, 및 제 1 전극(제 3 전극(807))에 연결되고 제 2 절연막상에 형성된 제 2 게이트 배
선(802)을 포함하는 것을 특징으로 한다.
상기 구조에서, 전자 디바이스는 반도체층이 제 2 게이트 배선(802)상에 이중인화된 영역을 갖고, 제 2 게이트 배선(802)
이 적어도 채널-형성 영역에 이중인화되는 것을 특징으로 한다.
또한, 전자 디바이스는 제 2 게이트 배선(802)상에 이중인화되는 반도체층의 영역이 적어도 채널-형성 영역, 채널-형성
영역과 드레인 영역 사이에 존재하는 영역, 또는 채널-형성 영역과 소스 영역 사이에 존재하는 영역을 포함하고, 외부로부
터의 빛에 대해 보호되는 것을 특징으로 한다.
상기 구조에서, 채널-형성 영역상에 이중인화된 제 1 전극(제 3 전극(807))은 삭제 TFT의 게이트 전극을 구비한다.
상기 구조에서, 제 2 전극(제 2 전극(806))은 스위칭 TFT의 드레인 영역에 연결된 전류 제어 TFT의 게이트 전극을 구비
한다.
또한, 이는 제 1 게이트 배선 및 제 2 게이트 배선이 마스크수의 증가를 억제하기 위해 동일한 재료로 구성되는 것을 특징
으로 한다.
본 발명의 바람직한 실시예에 대한 상세한 설명은 첨부된 도면을 참고로 설명된다.
본 발명에 따른 EL 디스플레이 디바이스는 픽셀(pixel)이 매트릭스 형태로 소자 기판상에 배열된 픽셀 부분과 그 픽셀 부
분을 구동하는 구동 회로를 기본 구조로 포함한다.
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2개의 스위칭 TFT 및 전류 제어 TFT는 각 픽셀상에 형성된다. 이 구조에서, 스위칭 TFT의 드레인은 전류 제어 TFT의
게이트에 전기적으로 연결된다. 부가하여, 전류 제어 TFT의 드레인은 전기적으로 픽셀 전극과 연결된다. 이와 같이, 픽셀
부분이 형성된다.
또한, 픽셀을 구동하는 구동기 회로는 n-채널 TFT 또는 p-채널 TFT로 형성된다.
도 1에는 본 발명에 따른 픽셀 구조의 특정한 예가 도시된다. 또한, 도 2에는 도 1에 도시된 픽셀 구조를 갖는 동일한 회로
가 도시된다. 본 예에서, 2개의 TFT는 픽셀내에 형성되지만, 3개의 TFT가 픽셀내에 형성된 픽셀 구조가 적용될 수 있다.
도 1 및 도 2에 도시된 바와 같이, 픽셀 부분은 로우(row) 방향으로 배치된 게이트 배선(145), 컬럼(column) 방향으로 배
치된 소스 배선(115), 전류 공급선(116), 게이트 배선(145) 및 소스 배선(115)에 연결된 스위칭 TFT(202), 발광 소자
(204) 및 전류 공급선(116)에 연결된 전류 제어 TFT(203), 및 저장 캐패시터(207)를 포함한다.
도 1에 도시된 게이트 배선(145)은 로우 방향으로 배치된 아일랜드(island) 형태의 제 1 전극(113)에 연결된다. 또한, 게이
트 배선(145)은 제 2 절연막에 배치되어 이와 접촉된다. 한편, 아일랜드 형태의 제 1 전극(113)은 제 1 절연막(이후 게이
트 절연막이라 칭하여지는)에 형성되어, 소스 배선(137) 및 전류 공급선(116)에서와 같이 이와 접촉된다.
또한, 연결 전극(140)은 연결 전극(141), 연결 전극(143), 연결 전극(144), 및 게이트 배선(145)에서와 같이 제 2 절연막
(이후 층간 절연막이라 칭하여지는)에 형성된다.
또한, 픽셀 전극(146)은 연결 전극(141)과 접촉되도록 전류 제어 TFT와 연결된 연결 전극(141)에 이중인화된다. 또한, 픽
셀 전극(146)의 끝부분은 소스 배선(115)에 이중인화된다. EL층, 음극, 보호 전극 등은 양극과 같이 픽셀 전극(146)으로
형성되고, 그에 의해 활성 매트릭스 EL 디스플레이 디바이스가 완료된다. 본 명세서에서, 양극, EL층, 및 음극으로 형성된
발광 소자는 EL 소자라 칭하여진다.
또한, EL층은 일반적으로 적층 구조이고, 대표적으로는 Eastman Kodak사의 Tang 등에 의해 제안된 "홀(hole) 운송층/발
광층/전자 운송층"의 적층 구조가 있다. 또 다른 구조로는 홀 주입층/홀 운송층/발광층/전자 운송층 및 홀 주입층/홀운송층
/발광층/전자 운송층/전자 주입층이 언급된 순서로 적층된 구조가 있다. 또한, 발광층은 형광 색소 등으로 도핑될 수 있다.
본 명세서에서는 발광층, 전자 운송층, 전자 주입층 등이 일반적으로 EL층이라 칭하여진다.
본 발명에 따른 픽셀 구조는 TFT의 활성층이 게이트 배선상에 이중인화되고 빛으로부터 차폐될 수 있도록 한다.
소자 기판에서 적어도 스위칭 TFT를 빛으로부터 차폐시키기 위해, 제 1 반도체층(200) 중 적어도 채널-형성 영역은 게이
트 배선(145)에 의해 빛으로부터 차폐되도록 배치된다. 또한, 채널-형성 영역과 드레인 영역 사이에 존재하는 영역, 및 채
널-형성 영역과 소스 영역 사이에 존재하는 영역이 채널-형성 영역 이외에 게이트 배선(145)에 의해 빛으로부터 차폐되는
것이 바람직하다. 또한, 도 1에 도시된 구조는 다중-게이트 구조이기 때문에, 다수의 채널-형성 영역은 한 반도체층상에
존재한다. 그러므로, 채널-형성 영역과 또 다른 채널-형성 영역 사이의 영역을 게이트 배선(145)에 의해 빛으로부터 차폐
시키는 것이 바람직하다.
스위칭 TFT가 다중-게이트 구조이면, 스위칭 TFT의 off 전류는 저하될 수 있다. 또한, 전류 제어 TFT가 다중-게이트 구
조이면, 열로 인한 전류 제어 TFT의 변형이 억제될 수 있다.
게이트 배선(145)은 게이트 전극으로 동작하는 제 1 전극(113)이 배치된 절연막과 다른 절연막에 접촉하여 그위에 형성된
다.
상기 구조로, 소자 기판의 스위칭 TFT는 게이트 배선(145)에 의해 빛으로부터 차폐될 수 있다.
또한, 한 픽셀의 캐패시터(또한 저장 캐패시터 또는 보조 캐패시터라 칭하여지는)는 제 2 반도체층(201), 및 제 2 반도체층
(201)을 유전체로 덮은 절연막을 갖는 제 2 전극(114)으로 형성된다. 제 2 반도체층은 저장 캐패시터를 구성하는 한 전극
의 기능을 갖고, 또한 전류 제어 TFT의 활성층으로 동작한다. 또한, 제 2 전극(114)은 저장 캐패시터를 구성하는 한 전극
의 기능을 갖고, 연결 전극(143)에 의해 스위칭 TFT의 드레인 영역에 전기적으로 연결된다. 부가하여, 제 2 전극(114)의
일부는 전류 제어 TFT의 게이트 전극으로 동작한다.
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또한, 전류 제어 TFT는 p-채널 TFT로 형성되고, 제 2 반도체층 일부에는 p형 도전성을 부여하는 불순물 원소가 부가된
다. 또한, 저장 캐패시터의 한 전극을 형성하는 제 2 반도체층 일부에는 p-형 도전성을 부여하는 불순물 원소가 부가된다.
본 예에서, 저장 캐패시터는 제 2 전극을 사용하여 형성되지만, 이 구조에 제한되지 않는다. 캐패시터 배선 또는 캐패시터
전극이 배치된 픽셀 구조가 적용될 수 있다.
또한, 도 1에 도시된 픽셀 구조를 갖춘 픽셀 부분 및 구동기 회로를 갖는 소자 구조를 형성하는데 요구되는 마스크(mask)
의 수는 6이 될 수 있다. 즉, 제 1 마스크는 제 1 반도체층(200) 및 제 2 반도체층(201)을 패턴화하는데 사용되고, 제 2 마
스크는 제 1 전극(113), 제 2 전극(114), 소스 배선(115), 및 전류 공급선(116)을 패턴화하는데 사용된다. 제 3 마스크는 p
형 도전성을 부여하는 불순물 원소가 제 2 반도체층(201)에 부가될 때 n-채널 TFT를 덮는데 사용되고, 제 4 마스크는 제
1 반도체층, 제 2 반도체층, 제 1 전극, 제 2 전극, 소스 배선, 및 전류 공급선에 각각 이르는 접촉홀을 형성하는데 사용된
다. 제 5 마스크는 연결 전극(140, 141, 143, 144) 및 게이트 배선(145)을 패턴화하는데 사용되고, 제 6 마스크는 픽셀 전
극(146)을 패턴화하는데 사용된다.
상술된 바와 같이, 도 1에 도시된 픽셀 구조의 경우, 픽셀 개구비(aperture ratio)가 높은 활성 매트릭스 EL 디스플레이 디
바이스는 적은 수의 마스크로 실현될 수 있다.
본 발명에 따라 이와 같이 구성된 디바이스는 다음의 실시예에서 보다 상세히 설명된다.
실시예 1
본 발명의 실시예는 도 3a 내지 도 6b를 참고로 설명된다. 픽셀 부분 및 그 픽셀 부분 주변에 배치된 구동기 회로 부분을
동시에 제작하는 방법이 설명된다. 본 예에서는 한 픽셀에 2개의 TFT를 갖는 픽셀 구조가 도시된다. 설명을 간략화하기
위해, 기본 회로인 CMOS 회로가 구동기 회로로 도시된다.
먼저, 도 3a에 도시된 바와 같이, 기저막(101)은 유리 기판(110)상에 300 nm의 두께로 형성된다. 본 실시예에서는 질산화
실리콘막이 하단막(101)으로 적층된다. 이때, 유리 기판(100)과 접촉되는 막의 질소 농도는 10 내지 25 wt%로 설정되는
것이 바람직하다.
또한, 하단막(101)의 일부는 실리콘을 포함하는 절연막으로 형성될 수 있다(특별히, 질산화실리콘막 또는 질화실리콘막이
바람직하다). 전류 제어 TFT는 전류 제어 TFT에 큰 전류가 흐르므로 가열되기 쉬워서, 열 방사 효과를 갖는 절연막이 전
류 제어 TFT 부근에 배치되는 것이 효과적이다.
이어서, 비정질 실리콘막(도시되지 않은)은 공지된 막 피착 방법을 통해 하단막(101)에 50 nm의 두께로 형성된다. 그 막은
비정질 구조를 갖는 반도체막인 한(미세결정질 반도체막을 포함하는) 비정질 실리콘막으로 제한될 필요가 없다. 부가하여,
비정질 실리콘 게르마늄막과 같이 비정질 구조를 갖는 합성 반도체막이 사용될 수 있다. 또한, 그 막의 두께는 20 내지 100
nm로 설정된다.
비정질 실리콘막은 이어서 공지된 기술을 통해 결정화되어 결정질 실리콘막(또한 다결정질 실리콘막 또는 폴리실리콘막이
라 칭하여지는)(102)을 형성한다. 공지된 결정화 방법으로는 열전기 용광로를 사용하는 열적 결정화 방법, 레이저빔을 사
용하는 레이저-어닐링(laser-annealing) 결정화 방법, 및 적외선을 사용하는 램프-어닐링 결정화 방법이 있다. 본 실시예
에서는 XeCl 기체를 사용하는 엑사이머(excimer) 레이저빔이 결정화에 사용된다.
본 실시예에서는 선형적으로 처리되는 펄스 발진형의 엑사이머 레이저빔이 사용되지만, 직사각형 레이저빔이 사용될 수
있고, 또는 연속적인 발진형의 아르곤 레이저빔 또는 연속적인 발진형의 엑사이머 레이저빔이 사용될 수 있다.
본 실시예에서는 결정질 실리콘막이 TFT의 활성층으로 사용되지만, 비정질 실리콘막이 활성층으로 사용될 수 있다. 또한,
그 off 전류가 감소될 필요가 있는 스위칭 TFT의 활성층이 비정질 실리콘막으로 형성되고, 전류 제어 TFT의 활성층이 결
정질 실리콘막으로 형성되는 것이 가능하다. 비정질 실리콘막은 캐리어 이동성이 낮기 때문에, 전류가 비정질 실리콘막으
로 흐르고 off 전류가 거기서 흐르도록 허용하기가 어렵다. 다른 말로 하면, 전류가 흐르기 어려운 비정질 실리콘막과 전류
가 흐르기 쉬운 결정질 실리콘막의 이점을 모두 유용하게 만들 수 있다.
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이어서, 도 3b에 도시된 바와 같이, 산화실리콘막으로 형성된 보호막(103)이 결정질 실리콘막(102)상에 130 nm의 두께로
형성된다. 보호막(103)의 두께는 100 내지 200 nm(바람직하게 130 내지 170 nm)의 범위에서 선택될 수 있다. 또한, 보호
막(103)은 실리콘믈 포함하는 절연막이면 또 다른 막으로 형성될 수 있다. 보호막(103)은 불순물이 부가될 때 결정질 실리
콘이 플라스마(plasma)에 직접 노출되는 것을 방지하고 세밀한 농도 제어를 가능하게 할 목적으로 제공된다.
이어서, 보호막(103)상에는 레지스트 마스크(resist mask)(104a, 104b)가 형성되고, n형 도전성을 부여하는 불순물 원소
(이후 n형 불순물 원소라 칭하여지는)가 보호막(103)을 통해 부가된다. n형 불순물 원소는 그룹 15에 속하는 대표적인 원
소로, 전형적으로 인이나 비소이다. 본 실시예에서는 1 x 1018 atoms/cm3의 인이 플라스마 도핑 방법을 사용하여 부가되
고, 여기서 플라스마 여기 현상이 인화수소(PH3)을 질량-분리시키지 않고 행해진다. 말할 필요도 없이, 질량 분리가 행해
지는 이온 주입 방법도 사용될 수 있다.
선량(dose)은 2 x 1016 내지 5 x 1019 atoms/cm3(대표적으로 5 x 1017 내지 5 x 1018 atoms/cm3) 농도의 n형 불순물 원
소가 상기 처리를 통해 형성된 n형 불순물 영역(105)에 포함되는 방식으로 조정된다.
이어서, 도 3c에 도시된 바와 같이, 보호막(103) 및 레지스트(104a, 104b)는 그룹 15에 속하는 부가 원소를 활성화시키도
록 제거된다. 공지된 수단으로는 공지된 기술이 사용될 수 있지만, 본 실시예에서는 원소가 엑사이머 레이저빔의 조사에
의해 활성화된다. 엑사이머층은 펄스 발진형 또는 연속 발진형이 될 수 있고, 레이저빔은 엑사이머 레이저빔에 제한되지
않는다. 그러나, 레이저빔이 부가 불순물 원소를 활성화하는데 사용되므로, 결정질 실리콘막이 녹지 않는 에너지로 레이저
빔이 불순물 원소에 조사되는 것이 바람직하다. 또한, 레이저빔은 보호막(103)이 그대로 유지되면서 불순물 원소에 조사
될 수 있다.
레이저 빔에 의한 불순물 원소의 활성화에서, 열처리에 의한 활성화도 함께 실행될 수 있다. 열처리를 실행하는 경우, 열처
리는 약 450 내지 550 ℃로 실행되어, 기판의 열저항을 고려한다.
이 처리는 n형 불순물 영역(105)의 끝부분, 즉 n형 불순물 영역(105)의 주변에 존재하는 n형 불순물 원소가 부가되지 않은
영역과의 경계 부분(접합 부분)이 한정되게 한다. 이 사실은 TFT가 완성될 때 LDD 영역과 채널-형성 영역이 매우 양호한
접합 부분을 형성할 수 있음을 의미한다.
이어서, 도 3d에 도시된 바와 같이, 결정질 실리콘막의 불필요한 부분은 아일랜드 형태의 반도체막(이후 활성층이라 칭하
여지는)(106 내지 109)을 형성하도록 제거된다.
이어서, 도 3e에 도시된 바와 같이, 게이트 절연막(110)이 활성층(106 내지 109)을 덮도록 형성된다. 게이트 절연막(110)
은 10 내지 200 nm, 바람직하게 50 내지 150 nm의 두께를 갖는 실리콘을 포함하는 절연막으로 형성될 수 있다. 게이트 절
연막(110)은 단일층 구조나 적층 구조가 될 수 있다. 본 실시예에서는 110 nm 두께의 질산화실리콘막이 게이트 절연막
(110)으로 사용된다.
이어서, 200 내지 400 nm 두께의 도전성막이 형성되고, 게이트 전극(111 내지 114), 소스 배선(115), 및 전류 공급선
(116)을 형성하도록 패턴화된다. 게이트 전극(111 내지 114), 소스 배선(115), 및 전류 공급선(116)의 각 끝부분은 테이
퍼(taper) 형태가 될 수 있다. 본 실시예에서는 게이트 전극(111 내지 114) 및 게이트 전극(111 내지 114)에 전기적으로
연결된 리드(lead) 배선이 다른 절연막상에 형성된다.
또한, 게이트 전극은 단일층 도전성막으로 형성될 수 있지만, 요구되는 경우 바람직하게 2층막 또는 3층막과 같은 적층막
으로 형성될 수 있다. 게이트 전극은 공지된 도전성막으로 형성될 수 있다. 게이트 전극은 상술된 바와 같은 세밀화 처리가
행해질 수 있는 물질로 구성되는 것이 바람직하고, 특별히 2 μm 이하의 선 폭으로 패턴화될 수 있다.
대표적으로, 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 및 실리콘(Si)으로 구성된 그룹에서 선택되는 원
소로 구성된 막, 상기 원소로 구성된 질화막(대표적으로, 질화탄탈막, 질화텅스텐막, 및 질화티타늄막), 상기 원소의 조합
으로 구성된 합금막(대표적으로, Mo-W 합금 및 Mo-Ta 합금), 또는 상기 원소로 구성된 규화막(대표적으로, 규화텅스텐
막 및 규화티타늄막)이 사용될 수 있다. 말할 필요도 없이, 이들 막은 단층막 또는 적층막이 될 수 있다.
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본 실시예에서는 50 nm 두께의 질화텅스텐(WN)막과 350 nm 두께의 텅스텐(W)막으로 구성된 적층막이 사용된다. 이 막
은 스퍼터링(sputtering)에 의해 형성될 수 있다. 또한, 스퍼터링 기체로 Xe 또는 Ne와 같은 불활성 기체를 부가하면, 스트
레스(stress)로 인해 막이 벗겨지는 것을 방지할 수 있다.
또한, 이때, 게이트 전극은 사이에 삽입된 게이트 절연막(110)으로 n형 불순물 영역(105) 일부를 오버랩시키도록 형성된
다. 오버랩 부분은 게이트 전극에 이중인화되는 LDD 영역을 형성한다.
이어서, 도 4a에 도시된 바와 같이, n형 불순물 원소(본 실시예에서는 인)는 자체 정렬 방식에서 마스크로 게이트 전극
(111 내지 114)을 포함하는 제 1 전극으로 표면에 부가된다. 이와 같이 형성된 불순물 영역(117 내지 124)에는 n형 불순
물 영역(105)의 1/2 내지 1/10(대표적으로 1/3 내지 1/4)인 농도로 인이 조정가능하게 부가된다. 특별히, 인의 농도는 바
람직하게 1 x 1016 내지 5 x 1018 atoms/cm3 (전형적으로 3 x 1017 내지 3 x 1018 atoms/cm3)로 설정된다.
이어서, 도 4b에 도시된 바와 같이, 레지스트 마스크(125a 내지 125d)는 게이트 전극을 덮도록 형성되고, n형 불순물 원소
(본 실시예에서는 인)는 고농도로 인을 포함하는 불순물 영역(126 내지 130)을 형성하도록 표면에 부가된다. 유사하게, 이
처리는 인화수소(PH3)를 사용하는 이온 도핑 방법을 통해 행해지고, 그 영역에서 인의 농도는 1 x 1020 내지 1 x 1021
atoms/cm3(대표적으로 2 x 10 20 내지 5 x 1021 atoms/cm3)로 조정된다.
상기 처리를 통해, n-채널 TFT의 소스 영역 또는 드레인 영역이 형성된다. 스위칭 TFT에서는 도 4a의 처리에서 형성된 n
형 불순물 영역(120 내지 122) 일부가 남아있다.
이어서, 도 4c에 도시된 바와 같이, 레지스트 마스크(125a 내지 125d)가 제거되고, 레지스트 마스크(131)가 새롭게 형성
된다. 이후에, 표면에는 p형 불순물 원소(본 실시예에서는 붕소)가 부가되어 고농도로 붕소를 포함하는 불순물 영역(132
내지 13)을 형성한다. 본 실시예에서, 붕소는 그 농도가 3 x 1020 내지 3 x 1021 atoms/cm3(대표적으로 5 x 1020 내지 1
x 1021 atoms/cm 3)로 되도록 B2H2(diborane)을 사용하는 이온 도핑 방법을 통해 표면에 부가된다.
인은 이미 1 x 1020 내지 1 x 1021 atoms/cm3의 농도로 불순물 영역(132 내지 135)에 부가되었고, 이 처리에서 부가된
붕소는 인의 양의 적어도 3배인 양으로 표면에 부가된다. 그 이유로, 미리 형성된 n형 불순물 영역은 완전히 p형으로 반전
되어 p형 불순물 영역으로 동작한다.
이어서, 도 4d에 도시된 바와 같이, 레지스트 마스크(131)가 제거된다.
이어서, 도 5a에 도시된 바와 같이, 제 1 층간 절연막이 형성된 이후에, 다른 농도로 부가된 n형 또는 p형 불순물 원소가 각
각 활성화된다. 제 1 층간 절연막(136)은 실리콘을 포함하는 절연막의 단일층 또는 2개 이상의 실리콘을 포함하는 절연막
의 조합으로 구성된 적층막으로 형성될 수 있다. 또한, 막의 두께는 400 nm 내지 1.5 μm로 설정될 수 있다. 본 실시예에서
는 200 nm 두께의 질산화실리콘막이 제 1 층간 절연막(136)으로 형성된다. 활성화는 용광로 어닐링 방법, 레이저 어닐링
방법, 또는 램프 어닐링 방법을 통해 행해진다. 본 실시예에서는 질소 대기하에 550 ℃로 4 시간 동안 열전기 용광로에서
열처리가 행해진다.
이 상황에서, 제 1 층간 절연막은 게이트 전극의 산화를 방지하는 수단으로 동작한다.
부가하여, 3 내지 100%의 수소를 포함하는 대기하에 300 내지 450 ℃로 1 내지 12 시간 동안 열처리가 행해져 수소화 처
리를 실행한다. 이 처리는 열적으로 여기된 수소에 의해 반도체막의 댕글링 결합(dangling bond)을 종렬시키는 처리이다.
또 다른 수소화 수단으로는 플라스마 수소화(플라스마에 의해 여기된 수소를 사용하는)가 실행될 수 있다.
제 1 층간 절연막(136)으로 적층막을 사용하는 경우, 수소 처리는 한층을 형성하는 처리와 또 다른 층을 형성하는 처리 사
이에 실행될 수 있다.
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이어서, 활성화 처리가 완료되었을 때, 도 5b에 도시된 바와 같이, 제 2 층간 절연막(137)이 형성된 이후에는 접촉홀이 제
1 층간 절연막(136), 제 3 층간 절연막(137), 및 게이트 전극(110)에 형성되어 각각의 배선(연결 전극을 포함하는)(138 내
지 145)을 패턴화하고, 이후에 연결 전극(141)과 접촉하는 픽셀 전극(146)이 패턴화된다. 도 1은 픽셀 전극(146)이 형성
된 픽셀 부분의 상면도를 도시하고, 도 1에서 점선 A-A' 또는 B-B'을 따라 취해진 단면도는 도 5b에 대응한다.
제 2 층간 절연막(137)은 유기체 수지로 구성된 막으로 형성될 수 있고, 유기체 수지로는 폴리이미드(polyimide), 폴리아
미드(polyamide), 아크릴(acrylic), BCB(benzocyclobuttene) 등이 있다. 특별히, 제 2 층간 절연막(345)이 의미있게 평
평하므로, 평평함이 뛰어난 아크릴이 바람직하다. 본 실시예에서, 아크릴막은 TFT에 의해 형성된 계단이 충분히 평평해질
수 있는 두께로 형성된다. 바람직하게, 아크릴막의 두께는 1 내지 5 μm(보다 바람직하게, 2 내지 4 μm)로 설정된다.
접촉홀의 형성은 n형 불순물 영역(126-130) 또는 p형 불순물 영역(132 내지 135)에 이르는 접촉홀, 소스 배선(115)에 이
르는 접촉홀, 전류 공급선(116)에 이르는 접촉홀, 및 게이트 전극(113)(도시되지 않은)에 이르는 접촉홀이 각각 건식 에칭
또는 습식 에칭에 의해 형성되는 방식으로 이루어진다.
또한, 배선(연결 전극을 포함하는)(138 내지 145)은 100 nm 두께의 Ti막, 300 nm 두께의 Ti를 포함하는 알루미늄막, 및
150 nm 두께의 Ti막을 스퍼터링에 의해 원하는 구성으로 연속 형성하여 주어진 3층 구조의 적층막을 패턴화함으로서 구
해진다. 말할 필요도 없이, 또 다른 도전성막이 배선(138 내지 145)으로 사용될 수 있다.
또한, 참고번호(138)는 p형 불순물 영역(132)에 연결된 소스 배선을 나타내고,(139)는 n형 불순물 영역(127)에 연결된 소
스 배선이고, 또한(142)는 p형 불순물 영역(133) 및 n형 불순물 영역(126)에 연결된 드레인 배선이다. 또한, 참고번호
(140)는 소스 배선(115) 및 n형 불순물 영역(128)을 연결시키는 연결 전극을 나타낸다. 또한, 참고번호(144)는 전류 공급
선(116) 및 p형 불순물 영역(135)을 연결시키는 연결 전극을 나타낸다. 또한, 도 5a 내지 도 5c에는 도시되지 않았지만,
참고번호(145)는 접촉홀을 통해 게이트 전극(113)에 연결된 게이트 배선을 나타낸다. 또한, 도 5a 내지 도 5c에 도시되지
않았지만, 참고번호(143)는 n형 불순물 영역(130) 및 게이트 전극(114)을 연결시키는 연결 전극을 나타낸다. 참고번호
(141)는 이어지는 처리에서 형성되는 픽셀 전극 및 p형 불순물 영역(134)을 연결시키는 연결 전극을 나타낸다.
또한, 본 실시예에서, ITO막은 110 nm의 두께로 형성되고, 이어서 픽셀 전극(146)으로 패턴화된다. 픽셀 전극(146)은 나
중에 접촉될 것과 접하도록 연결 전극(141)에 이중인화된다. 또한, 2 내지 20%의 산화아연(ZnO)과 산화인듐을 혼합하여
구해진 투명 도전성막이 사용될 수 있다. 픽셀 전극(146)은 EL 소자의 양극이 된다.
이어서, 실리콘을 포함하는 절연막(본 실시예에서는 산화실리콘막)은 500 nm의 두께로 형성되고, 오프닝(opening) 부분
은 픽셀 전극(146)에 대응하는 위치에서 정의되어, 제 3 층간 절연막(147)을 형성한다. 오프닝 부분을 형성할 때, 테이퍼
형상의 측면벽은 건식 에칭 방법을 사용하여 쉽게 형성될 수 있다. 오프닝 부분의 측면벽이 충분히 완만하지 않으면, 계단
에 의해 발생되는 EL층의 변형은 현저한 문제점을 일으키게 된다.
이어서, EL층(148) 및 음극(MgAg 전극)(149)은 대기에 노출되지 않고 진공 증발 방법을 통해 연속적으로 형성된다. EL
층(148)의 두께는 80 내지 200 nm(전형적으로 100 내지 120 nm)로 설정되고, 음극(149)의 두께는 180 내지 300 nm(전
형적으로 200 내지 250 nm)로 설정된다.
EL층 및 음극은 적색에 대응하는 픽셀, 녹색에 대응하는 픽셀, 및 청색에 대응하는 픽셀에 대해 순차적으로 형성된다. EL
층의 해상도 저항이 열악하기 때문에, 각 칼라의 픽셀은 사진석판 기술을 사용하지 않고 분리되어 형성되어야 한다. 그러
므로, 원하는 픽셀 이외의 픽셀이 금속 마스크로 덮이고, EL층 및 음극이 필요한 부분에만 선택적으로 형성되는 것이 바람
직하다.
다른 말로 하면, 적색에 대응하는 픽셀에 대한 것을 제외한 모든 부분을 가리는 마스크가 설정되고, 그 마스크를 사용하여
적색을 조사하는 EL층 및 음극이 선택적으로 형성된다. 이어서, 녹색에 대응하는 픽셀에 대한 것을 제외한 모든 부분을 가
리는 마스크가 설정되고, 그 마스크를 사용하여 녹색을 조사하는 EL층 및 음극이 선택적으로 형성된다. 유사하게, 청색에
대응하는 픽셀에 대한 것을 제외한 모든 부분을 가리는 마스크가 설정되고, 그 마스크를 사용하여 청색을 조사하는 EL층
및 음극이 선택적으로 형성된다. 비록 본 예에서는 다른 마스크가 사용되지만, 동일한 마스크가 사용될 수 있다. 또한, EL
층 및 음극이 모든 픽셀에 형성될 때까지 진공 상태를 유지하여 처리가 실행되는 것이 바람직하다.
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본 예에서는 RGB에 대응하는 3 종류의 EL 소자를 형성하는 시스템이 사용된다. 그러나, 백색을 조사하는 EL 소자를 칼라
필터와 조합하는 방법, 청색 또는 청록색을 조사하는 EL 소자를 형광 물질(CCM: fluorescent color conversion layer)과
조합하는 시스템, RGB에 대응하는 EL 소자가 투명 전극을 사용하여 음극(카운터(counter) 전극)에 이중인화되는 시스템
등이 적용될 수 있다.
EL층(142)은 공지된 물질로 이루어진다. 공지된 물질은 바람직하게 구동 전압을 고려하여 유기체 물질이다. 예를 들면,
EL층은 홀 주입층, 홀 운송층, 발광층, 및 전자 주입층으로 구성된 4층 구조로 형성될 수 있다. 또한, 본 실시예에서는
MgAg 전극이 EL 소자의 음극으로 사용되는 예가 도시된다. 그러나, EL 소자의 음극은 다른 공지된 물질로 이루어질 수
있다.
이어서, 보호막(150)은 EL층 및 음극을 덮도록 형성된다. 보호 전극(150)은 알루미늄을 주로 포함하는 도전성막으로 형성
된다. 보호 전극(150)은 EL층 및 음극을 형성할 때 사용된 것과 다른 마스크를 사용하여 진공 증발 방법을 통해 형성된다.
또한, 보호 전극(150)은 EL층 및 전극이 형성된 이후 대기에 노출되지 않고 연속적으로 형성되는 것이 바람직하다.
마지막으로, 질화실리콘막으로 형성된 비활성막(151)이 300 nm의 두께로 형성된다. 사실상, 보호 전극(150)은 습기로부
터 EL층을 보고하는 수단으로 동작하고, 비활성막(151)이 형성되면, EL 소자의 확실성이 더 증진될 수 있다.
그래서, 도 5c에 도시된 구조의 활성 매트릭스 EL 디스플레이 디바이스가 완성된다. 부수적으로, 본 실시예에 따른 활성
매트릭스 EL 디스플레이 디바이스는 매우 높은 확실성을 나타내고, 픽셀 부분 뿐만 아니라 구동기 회로 부분에서도 최적
구조의 TFT를 배치함으로서 동작 특징을 개선시킬 수 있다.
먼저, 동작 속도를 가능한한 많이 감소시키지 않도록 핫 캐리어(hot carrier) 주입이 감소된 구조를 갖는 TFT는 구동 회로
를 형성하는 CMOS 회로의 n-채널 TFT(205)로 사용된다. 본 예에서, 구동기 회로는 쉬프트(shift) 레지스터, 버퍼, 레벨
쉬프터(level shifter), 샘플링 회로(샘플 및 홀드 회로(sample and hold circuit)) 등을 포함한다. 디지털 구동을 실행하는
경우, 구동기 회로는 D/A 변환기와 같은 신호 변환기 회로를 포함할 수 있다.
본 실시예의 경우에는 도 5c에 도시된 바와 같이, n-채널 TFT(205)의 활성층이 소스 영역(152), 드레인 영역(153), LDD
영역(154), 및 채널-형성 영역(155)을 포함하고, LDD 영역(154)은 사이에 삽입된 게이트 절연막(110)으로 게이트 전극
(112)상에 이중인화된다.
LDD 영역이 드레인 영역측에만 형성된 이유는 동작 속도가 감소되는 것을 방지하기 위해서이다. 또한, n-채널 TFT(205)
는 off 전류값을 많이 요구하지 않지만, 동작 속도를 중요하게 생각하는 것이 더 낫다. 그러므로, LDD 영역(154)은 게이트
전극상에 완전히 이중인화되고, 저항 구성성분은 가능한한 많이 감소되는 것이 바람직하다. 즉, 오프셋(offset)을 제거하
는 것이 더 낫다.
또한, CMOS 회로의 p-채널 TFT(206)는 핫 캐리어 주입에 의해 거의 변형되지 않으므로, LDD 영역이 특별히 배치되지
않는다. LDD 영역은 핫 캐리어에 대한 대응책으로 n-채널 TFT(205)에서와 같이 배치되는 것이 가능하다.
구동기 회로에서, 샘플링 회로는 큰 전류가 채널-형성 영역에서 두 방향으로 흐르기 때문에 다른 회로와 비교해 비교적 특
별하다. 즉, 소스 영역 및 드레인 영역의 작용은 서로 대치된다. 부가하여, off 전류값을 가능한한 많이 억제할 필요가 있으
므로, 이 점으로부터, 스위칭 TFT와 전류 제어 TFT 사이의 중간 기능을 갖는 TFT가 배치되는 것이 바람직하다.
실제로, 도 5c에 도시된 디바이스가 완성된 이후에는 디바이스가 외부에 노출되지 않도록 밀폐성이 높은 보호막(적층막,
자외선 설정 수지막 등)이나 세라믹 봉합물과 같은 하우징(housing) 물질로 패키징(packaging)(봉합)되는 것이 바람직하
다. 이 상황에서는 하우징 물질의 내부가 불활성 대기로 이루어지거나 방습 물질(예를 들면, 산화바륨)이 하우징 물질내에
배치되면, EL층의 확실성(수명)이 개선된다.
또한, 밀폐성이 패키징과 같은 처리에 의해 증진되면, 기판상에 형성된 회로 또는 소자로부터의 단자를 외부 신호 단자와
연결하기 위한 연결기(FPC: flexible printed circuit)가 디바이스에 주어져, 한 제품으로 디바이스를 완성시키게 된다. 배
송될 수 있는 상태의 EL 디스플레이 디바이스는 본 명세서에서 EL 모듈(module)이라 칭하여진다.
도 6a는 상기 제작 방법에 의해 구해진 EL 모듈(EL 디스플레이 디바이스)의 상면도이고, 도 6b는 EL 모듈의 단면도이다.
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도 6a에서, 참고번호(4001)는 기판을 나타내고,(4002)는 픽셀 부분을 나타내고,(4003)는 소스측 구동기 회로이고, 또한
(4004)는 게이트측 구동기 회로이고, 각 구동기 회로는 배선(4005)을 통해 FPC(flexible printed circuit)(4006)에 이르
러 외부 디바이스에 연결된다.
이 경우, 제 1 봉합 물질(4101), 커버 물질(4102), 필러(filler)(4103), 및 제 2 봉합 물질(4104)은 픽셀 부분(4002), 소스
측 구동기 회로(4003), 및 게이트측 구동기 회로(4004)를 둘러싸도록 배치된다.
또한, 도 6b는 도 6a의 선 A-A'을 따라 취해진 단면도에 대응하고, 기판(4001)상에서 소스측 구동기 회로(4003)에 포함
된 구동 TFT(본 예에서는 n-채널 TFT 및 p-채널 TFT)(4201)을 도시한다. 또한, 픽셀 부분(4002)에 형성된 전류 제어
TFT(EL 소자로의 전류를 제어하는 TFT)(4202)가 형성된다.
본 실시예에서는 도 5c에 도시된 p-채널 TFT 또는 n-채널 TFT와 동일한 구조의 TFT가 구동 TFT(4201)로 사용되고,
도 5c에 도시된 p-채널 TFT와 동일한 구조의 TFT가 전류 제어 TFT(4202)로 사용된다. 또한, 전류 제어 TFT(4202)의
게이트에 연결된 저장 캐패시터(도시되지 않은)는 픽셀 부분(4002)에 배치된다.
전기적으로 픽셀 TFT(4202)의 드레인에 전기적으로 연결된 픽셀 전극(양극)(4302)은 전류 제어 TFT(4202)의 드레인
배선에 이중인화되도록 형성된다. 작업 기능이 큰 투명 도전성막은 픽셀 전극(4302)으로 사용된다. 투명 도전성막은 산화
인듐 및 산화주석으로 구성된 화합물, 산화인듐 및 산화아연으로 구성된 화합물, 산화아연, 산화주석, 또는 산화인듐으로
구성될 수 있다. 또한, 투명 도전성막에는 갈륨이 부가될 수 있다.
이어서, 절연막(4303)은 픽셀 전극(4302)에 형성되고, 오프닝 부분은 절연막(4303)에서 픽셀 전극(4302)상에 형성된다.
오프닝 부분에서, EL(electro-luminescent)층(4304)은 픽셀 전극(4302)에 형성되고, EL층(4304)은 공지된 유기체 EL
물질 또는 비유기체 EL 물질로 구성될 수 있다. 또한, 유기체 EL 물질은 저분자(모너머(monomer)) 물질 또는 고분자(폴
리머(polymer)) 물질이 될 수 있다.
EL층(4304)을 형성하는 방법은 공지된 증발 기술 또는 코팅 기술을 사용하여 실행될 수 있다. 또한, EL층의 구조는 홀 주
입층, 홀 운송층, 발광층, 전자 운송층, 및 전자 주입층을 함께 자유롭게 조합하여 주어진 적층 구조 또는 단층 구조가 될 수
있다.
광차폐성을 갖는 도전성막(대표적으로, 알루미늄, 구리, 또는 은을 주로 포함하는 도전성막 또는 이들막과 다른 도전성막
으로 구성된 적층막)으로 형성된 음극(4305)은 EL층(4304)상에 형성된다. 또한, 음극(4305)과 EL층(4304)의 인터페이
스에 존재하는 습기나 산소는 가능한한 많이 제거되는 것이 바람직하다. 그러므로, EL층(4304) 및 음극(4305)이 연속적
으로 진공 상태에서 피착되거나, 질소 또는 희가스(rare gas) 대기에서 EL층(4304)을 형성한 이후에 음극(4305)이 산소
또는 습기와 접촉하지 않는 동안 음극(4305)이 형성될 필요가 있다. 본 실시예에서는 상기 막이 다중챔버(multi-
chamber) 시스템(클러스터 툴 시스템(cluster tool system))의 막 형성 디바이스를 사용하여 형성될 수 있다.
이어서, 음극(4305)은 참고번호(4306)로 표시된 영역에서 배선(4005)에 전기적으로 연결된다. 배선(4005)은 음극
(4305)에 소정의 전압을 공급하기 위한 배선으로, 이방성 도전성막(4307)을 통해 FPC(4006)에 전기적으로 연결된다.
상술된 바와 같이, 픽셀 전극(양극)(4302), EL층(4304), 및 음극(4305)으로 구성된 EL 소자가 형성된다. EL 소자는 제 1
봉합 물질(4101) 및 제 1 봉합 물질(4101)에 의해 기판(4001)에 결합된 커버 물질(4102)로 둘러싸이고, 이어서 필러
(4103)로 봉합된다.
커버 물질(4102)은 유리 물질, 금속 물질(대표적으로, 스테인레스 스틸), 세라믹 물질, 또는 플라스틱 물질(플라스틱막을
포함하는)로 구성된다. 플라스틱 물질은 FRP(fiber glass reinforced plastics) 플레이트, PVF(polyvinyl fluoride)막,
Mylar막, 폴리에스테르(polyester)막, 또는 아크릴막이 될 수 있다. 또한, 알루미늄 호일이 PVF막과 Mylar막 사이에 샌
드위치형으로 위치하는 구조의 시트(sheet)가 될 수 있다.
EL 소자로부터의 빛 방사 방향이 커버 물질측을 향하는 경우, 커버 물질은 투명하여야 한다. 이 경우, 커버 물질은 유리 플
레이트, 플라스틱 플레이트, 폴리에스테르막, 또는 아크릴막과 같은 투명 물질이다.
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또한, 필러(4103)는 PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시(epoxy) 수지, 실리콘 수지, PVB(polyvinyl
butyral) 또는 EVA(ethylene vinyl acetate)와 같은 열설정 수지 또는 자와선 설정 수지로 구성될 수 있다. 방습 물질(바
람직하게 산화바륨) 또는 산소를 흡수할 수 있는 물질(산화방지제 등)이 필러(4103)내에 배치되면, EL 소자의 변형이 억
제될 수 있다.
또한, 필러(4103)에는 스페이서(spacer)가 포함될 수 있다. 이 경우, 스페이서가 산화바륨으로 구성되면, 스페이서는 방습
특징을 제공할 수 있다. 부가하여, 스페이서가 필러에 배치되는 경우에는 스페이서로부터의 압력을 완화시키는 버퍼층으
로 수지 물질이 음극(4305)상에 배치되는 것이 효과적이다.
또한, 배선(4005)은 이방성 도전성막(4307)을 통해 FPC(4006)에 전기적으로 연결된다. 배선(4005)은 픽셀 부분(4002),
소스측 구동기 회로(4003), 및 게이트측 구동기 회로(4004)에 전달된 신호를 FPC(4006)에 전송하고, 이어서 FPC(4006)
에 의해 외부 디바이스에 전기적으로 연결된다.
또한, 본 실시예에서는 제 1 봉합 물질(4101)의 노출 부분과 FPC(4006) 일부를 덮도록 제 2 봉합 물질(4104)이 배치되
어, EL 소자는 개방된 공기로부터 철저하게 차폐된다. 그래서, 도 6a에 도시된 외형을 갖고 도 6b 및 도 5c에 도시된 단면
도를 갖는 EL 디스플레이 디바이스가 구해진다.
실시예 2
실시예 1에서는 결정질 실리콘막(102)을 형성하는 수단으로 레이저 결정화가 사용되고, 실시예 2에서는 다른 결정화 수단
을 사용하는 경우가 설명된다.
실시예 2에서 비정질 실리콘막을 형성한 이후에, 결정화는 일본 특허 출원 공개 No. Hei 7-130652에 기록된 기술을 사용
하여 실행된다. 상기 특허 출원에 기록된 기술은 결정화를 촉진하기 위한 촉매로 니켈과 같은 원소를 사용함으로서 양호한
결정성을 갖는 결정질 실리콘막을 구하는 것이다.
또한, 결정화 처리가 완료된 이후에는 결정화에서 사용된 촉매를 제거하는 처리가 실행된다. 이 경우, 촉매는 일본 특허 출
원 공개 No. Hei 10-270363 또는 일본 특허 출원 공개 No. Hei 8-330602에 기록된 기술을 사용하여 게터링(gettering)
처리된다.
부가하여, TFT는 본 발명의 출원인에 의한 일본 특허 출원 No. Hei 11-076967의 명세서에 기록된 기술을 사용하여 형성
될 수 있다.
실시예 1에 도시된 제작 처리는 본 발명의 한 실시예이고, 실시예 1에서 도 1 또는 도 5c의 구조가 실현될 수 있다고 가정
하면, 다른 제작 처리도 또한 상술된 바와 같이 아무런 문제점 없이 사용될 수 있다.
실시예 3
본 발명의 EL 디스플레이 디바이스를 구동할 때는 영상 신호로 아날로그 신호를 사용하는 아날로그 구동이 실행될 수 있
고, 디지털 신호를 사용하는 디지털 구동이 실행될 수 있다.
아날로그 구동이 실행될 때, 아날로그 신호는 스위칭 TFT의 소스 배선에 전달되고, 그레이 스케일(gray scale) 정보를 포
함하는 아날로그 신호는 전류 제어 TFT의 게이트 전압이 된다. 이어서, EL 소자에 흐르는 전류가 전류 제어 TFT에 의해
제어되고, EL 소자의 조사 강도가 제어되고, 또한 그레이 스케일 디스플레이가 실행된다.
한편, 디지털 구동이 실행될 때, 이는 아날로그형 그레이 스케일 디스플레이와 다르고, 그레이 스케일 디스플레이가 시간
분할 구동에 의해 실행된다. 특별히, 조사 시간은 칼라 그레이데이션(color gradation)에서의 변화와 같은 시각적 표시를
제공하도록 조정된다.
EL 소자는 액정 소자와 비교해 매우 빠른 응답 속도를 가지므로, 고속 구동을 갖는 것이 가능하다. 그러므로, EL 소자는 시
간비 그레이 스케일 구동에 적합한 것이고, 여기서 한 프레임은 다수의 서브프레임(subframe)으로 분할되어 그레이 스케
일이 실행된다.
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본 발명은 소자 구조에 대한 기술이므로, 이를 구동하는 방법은 이와 같이 사용될 수 있다. 실시예 3의 구성을 실시예 1 또
는 2 중 임의의 구성과 자유롭게 조합하는 것이 가능함을 주목한다.
실시예 4
본 실시예에서는 실시예 1에서와 다른 픽셀 구조의 상면도가 도 7a에 도시된다. 본 실시예에서는 저장 캐패시터의 구조만
이 다르고, 다른 구조는 실시예 1과 실질적으로 동일하다. 또한, 도 7b는 도 7a의 점선 C-C'을 따라 취해진 단면도이고, 도
7c는 도 7a의 점선 D-D'을 따라 취해진 단면도를 도시한다. 동일한 참고번호로 표시된 부분은 실시예 1에 대응한다.
먼저, 실시예 1에 따라 도 5a의 상태가 구해진다. 그러나, 제 2 전극의 구성은 실시예 1과 약간 다르고, 제 2 전극은 추후
처리에서 형성될 캐패시터 전극에 연결된 부분을 갖는다. 이어서, 유기체 수지로 구성된 층간 절연막이 형성되고, 접촉홀
을 형성하도록 에칭된다. 본 실시예에서는 제 2 전극에 이르는 2개의 접촉 홀이 형성된다. 또한, 본 실시예에서는 유기체
수지로 구성된 층간 절연막이 먼저 선택적으로 제거되어, 접촉홀 부분 및 전류 공급선이 서로 이중인화되는 부분을 제거한
다. 이어서, 마스크가 부가되고, 전류 공급선에 이중인화된 부분의 층간 절연막(136)이 마스크로 덮인 이후, 에칭이 실행되
어 접촉홀을 형성한다. 이 방식으로, 전류 공급선에 이중인화된 부분 및 접촉홀 부분이 제거된 층간 절연막(702)이 구해진
다.
이어서, 게이트 배선(145), 연결 전극(141, 143, 144), 및 캐패시터 전극(703)이 형성된다. 캐패시터 전극(703)은 제 2 전
극(701)에 전기적으로 연결된다. 이 방식으로, 도 7c에 도시된 바와 같이, 저장 캐패시터는 유전체인 제 1 절연막(136)과
함께 전류 공급선(116) 및 캐패시터 전극(703)으로 형성된다.
상기 구조로, 저장 캐패시터는 더 증가될 수 있다.
도 7b에 도시된 바와 같이, 저장 캐패시터는 실시예 1에서와 같이, 유기체인 절연막(110)과 함께 제 2 전극(701) 및 제 2
반도체층(201)으로 형성된다.
본 실시예는 실시예 1 내지 3 중 임의의 것과 임의적으로 조합될 수 있다.
실시예 5
실시예 1에서는 바람직하게 유기체 EL 물질이 EL층으로 사용된다고 하였다. 그러나, 본 실시예는 또한 비유기체 EL 물질
을 사용하여 실행될 수 있다. 이 경우에는 현재의 비유기체 EL 물질이 매우 높은 구동 전압이므로, 사용될 TFT가 이러한
구동 전압을 견딜 수 있는 저항-압력 특성을 가져야 한다.
미래에 낮은 구동 전압의 비유기체 EL 물질이 개발되면,이를 본 발명에 적용할 수 있다.
본 실시예의 구조는 실시예 1 내지 3 중 한 구조와 자유롭게 조합될 수 있다.
실시예 6
본 발명에서는 EL층으로 사용되는 유기체 물질이 저분자 유기체 물질이나 폴리머(고분자) 유기체 물질이 될 수 있다. 저분
자 유기체 물질로는 Alq3(tris-8-quinolylite-aluminum), TPD(triphenylamine derivative) 등이 공지되어 있다. 폴리머
유기체 물질로는 π-상호작용 폴리머 물질이 주어질 수 있다. 전형적으로, PPV(polyphenylenevynilene), PVK
(polyvynilcarbazole), 폴리카보네이트(polycarbonate) 등이 주어질 수 있다.
폴리머(고분자) 유기체 물질은 스핀 코팅(spin coating) 방법(또한 용액 적용 방법이라 칭하여지는), 디핑(dipping) 방법,
디스펜스(dispense) 방법, 프린팅(printing) 방법, 잉크 젯(ink jet) 방법 등과 같은 간단한 박막 형성 방법으로 형성될 수
있다. 폴리머 유기체 물질은 저분자 유기체 물질과 비교해 높은 열 내구성을 갖는다.
더욱이, 본 발명에 따른 EL 디스플레이에 포함되는 EL 소자의 EL층이 전자 운송층 및 양의 홀 운송층을 갖는 경우, 전자
운송층 및 양의 홀 운송층은 예를 들어, 비결정 Si 또는 비결정 Si1-xCx 등으로 형성된 비결정 반도체와 같은 비유기체 물
질로 형성될 수 있다.
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비결정 반도체에서는 많은 양의 트랩 레벨(trap level)이 주어지고, 동시에 비결정 반도체는 비결정 반도체가 다른 층과 접
촉하는 인터페이스에서 많은 양의 인터페이스 레벨을 형성한다. 그 결과로, EL 소자는 저전압으로 빛을 조사할 수 있고,
동시에 높은 휘도를 제공하도록 시도될 수 있다.
그 외에, 유기체 EL층에는 도펀트(dopant)(불순물)가 부가되어, 유기체 EL층의 발광 칼라가 변화될 수 있다. 이러한 도펀
트는 DCM1, 담적색(nile red), 루브렌(lubren), 코마린(coumarin 6), TPB, 및 퀴나퀄리돈(quinaquelidon)을 포함한다.
실시예 7
본 실시예는 한 픽셀에 3개의 TFT를 갖는 픽셀 구조를 도시한다.
도 8에는 본 발명에 따른 픽셀 구조의 한 특정한 예가 도시된다. 또한, 도 8에 도시된 픽셀 구조와 동일한 회로가 도 9에 도
시된다.
도 8 및 도 9에 도시된 바와 같이, 픽셀 부분은 로우(row) 방향으로 배열된 제 1 게이트 배선(801), 컬럼(column) 방향으
로 배열된 소스 배선(803), 및 전류 공급선(804)을 포함한다. 또한, 픽셀 부분은 게이트 전극으로 제 1 게이트 배선(801)에
연결된 제 1 전극(805)의 일부와 연결 전극(808)에 의해 소스 배선(803)에 연결된 스위칭 TFT(902)를 포함한다. 또한,
픽셀 부분은 연결 전극(811)에 의해 전류 공급선(804)에 연결되고 연결 전극(810)에 의해 발광 소자(904)에 연결된 전류
제어 TFT(903)를 갖는다. 또한, 픽셀 부분은 게이트 전극으로 제 2 게이트 배선(802)에 연결된 제 3 전극(807)의 일부와
연결 전극(813)에 의해 전류 공급선(804)에 연결된 삭제 TFT(906)를 갖는다.
또한, 각 TFT는 서로 연결되고, 삭제 TFT(906)는 연결 전극(812)에 의해 전류 제어 TFT의 게이트 전극에 연결되고, 또
한 전류 제어 TFT(903)는 연결 전극(809)에 의해 스위칭 TFT의 드레인 영역에 연결된다.
본 명세서에서, 제 1 게이트 배선(801)은 로우 방향으로 배치된 아일랜드 형태의 제 1 전극(805)에 연결된다. 또한, 제 1
게이트 배선(801)은 제 2 절연막에 형성되어 이와 접촉된다. 한편, 제 2 게이트 배선(802)은 로우 방향으로 배치된 아일랜
드 형태의 제 3 전극(807)에 연결된다. 또한, 아일랜드 형태의 제 1 전극(805), 제 2 전극(806), 및 제 3 전극(807)은 제 1
절연막에 형성되어, 소스 배선(803) 및 전류 공급선(804)에서와 같이 이와 접촉된다.
또한, 연결 전극(808 내지 813)은 제 1 게이트 배선(801) 및 제 2 게이트 배선(802)에서와 같이 제 2 절연막(이후 층간 절
연막이라 칭하여지는)에 형성된다.
또한, 픽셀 부분은 한 전극으로 제 2 반도체층(901)의 저장 캐패시터(905), 유전체로 제 2 반도체층을 덮어 그와 접촉되는
절연막, 및 또 다른 전극으로 제 2 전극(806)을 포함한다.
또한, 픽셀 전극(814)은 연결 전극(810)과 접촉되도록 전류 제어 TFT(903)에 연결된 연결 전극(810)에 이중인화된다. 또
한, 픽셀 전극(814)의 끝부분은 소스 배선(803)에 이중인화된다. 사실상, EL층, 음극, 보호 전극 등은 양극인 픽셀 전극
(814)과 형성되므로, 활성 매트릭스 EL 디스플레이 디바이스를 완성한다.
삭제 TFT의 동작에 대해서는 일본 특허 출원 No. Hei 11-338786을 참고한다.
삭제 TFT의 드레인은 전류 제어 TFT의 게이트 전압이 강제로 변화될 수 있도록 전류 제어 TFT의 게이트에 연결된다. 삭
제 TFT는 n-채널 TFT 또는 p-채널 TFT가 될 수 있지만, 삭제 TFT는 off 전류가 감소될 수 있도록 스위칭 TFT와 동일
한 구조인 것이 바람직하다.
또한, 본 실시예에서, 스위칭 TFT 및 삭제 TFT는 다중-게이트 구조이다. 그러나, 특별하게 이에 제한되지는 않고, 스위칭
TFT, 전류 제어 TFT, 및 삭제 TFT 중 적어도 하나는 다중-게이트 구조가 될 수 있다. 삭제 TFT가 다중-게이트 구조이
면, 열로 인한 삭제 TFT의 변형이 억제될 수 있다.
본 실시예는 3개의 TFT가 한 픽셀에 배치되는 구조를 제공하지만, 본 발명에 따른 EL 디스플레이 디바이스는 임의의 수
의 TFT가 한 픽셀내에 배치되는 구조가 될 수 있다. 예를 들면, 4 내지 6 또는 그 이상의 TFT가 배치될 수 있다. 본 발명
은 EL 디스플레이 디바이스의 픽셀 구조를 제한하지 않고 실시될 수 있다.
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실시예 8
본 실시예는 픽셀 전극의 끝부분에 이중인화되어 그와 접촉되는 절연체가 스트라이프(stripe) 형태로 전류 공급선 또는 소
스 배선에 이중인화되는 예를 도시한다.
도 10은 실시예 7에서 전극의 상단만을 도시한다. 반도체층 및 접촉 홀은 사실상 존재하지만 간단하도록 생략된다. 또한,
동일한 참고번호로 나타내진 부분은 동일한 부분이다. 도 10에서, 절연체는 전류 공급선(804)에 이중인화되고 고리선에
의해 샌드위치형으로 위치하는 부분에 형성된다.
먼저, 실시예 7에 도시된 도 8의 상태가 구해진 이후에, 유기체 절연막이 형성되어 원하는 구성으로 에칭된다. 유기체 수지
막으로 형성된 절연체(1000, 1001)는 픽셀 전극(814)의 끝부분을 덮도록 스트라이프 형태로 형성된다. 이어서, EL층
(1002)은 유기체 수지막으로 형성된 절연체(1000, 1001) 사이에 형성된다. 이어서, 음극(1003)은 표면에 걸쳐 모두 형성
되고, 그 위에는 보호 전극(1004) 및 보호 절연막(1005)이 형성된다. 이들 절연체(1000, 1001)는 인접한 픽셀 전극 사이
에서 일어나는 단락-회로화를 방지하는 수단으로 동작한다. 또한, 이들 절연체(1000, 1001)는 양극인 픽셀 전극(814)과
음극(1003) 사이의 단락-회로화를 방지하는 수단으로 동작한다.
본 실시예는 절연체가 스트라이프 형태로 배치된 예를 도시하지만, 이들은 특별하게 제한되지 않고, 픽셀 전극의 오프닝
부분 이외의 부분을 덮는 절연체가 배치되는 구조로 될 수 있다.
실시예 9
본 실시예의 활성 매트릭스 EL 디스플레이 디바이스에서는 제작된 영상의 휘도 비균일성을 억제하기 위해, 한계 전압 변
화 △Vth의 범위와 채널 폭 W 및 채널 길이 L의 비율 W/L을 결정하는 방법이 아래 도시된다.
이는 각 픽셀 사이의 휘도 차이가 ±n% 이내로 억제되는 예를 도시한다.
먼저, 식 1로부터 식 2가 유도된다.
식 1
식 2
이동성 μ 및 게이트 캐패시턴스의 캐패시턴스 C0은 TFT가 형성될 때 고정된다. 또한, EL 소자가 원하는 휘도로 발하도록
이루어질 때, EL 소자의 휘도 및 전류 밀도는 선형 관계를 가지므로, 드레인 전류 Id의 값도 또한 고정된다. 그러므로, 식 2
의 우변은 상수 A로 대치되어 식 3이 된다.
식 3
또한, 각 픽셀 사이의 휘도 차이가 ±n% 이내로 억제되는 경우, 한계 전압 변화 △Vth와 채널 폭 W 및 채널 길이 L의 비율
W/L의 관계식은 다음 식 4 및 5로 나타내진다.
식 4
식 5
△Vth 및 W/L의 값이 상기 식 4 및 5를 만족시키는 제한치내에서 결정되면, 드레인 전류 Id의 변화는 ±n% 이해로 억제될
수 있다.
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예를 들면, 한계 전압의 변화 △Vth가 TFT의 제작 처리에 의해 고정되는 경우, 채널 폭 W 및 채널 길이 L의 비율 W/L 범
위는 한계 전압 변화 △Vth를 근거로 식 4 및 5에 의해 결정된다.
또한, 채널 폭 W 및 채널 길이 L의 비율 W/L이 설계로 고정되는 경우, 한계 전압의 변화 △Vth는 채널 폭 W 및 채널 길이
L의 비율 W/L을 근거로 식 4 및 5에 의해 결정된다.
상기 구조로, 본 발명에 따라 EL 디스플레이는 각 픽셀의 전류 제어 TFT에서 한계 전압의 변화에 의해 발생되는 휘도 불
균일성을 억제할 수 있다. 실제로, 각 픽셀 사이의 휘도 차이는 ±5% 이내, 바람직하게 ±3%로 설정되는 것이 바람직하다.
또한, 본 실시예의 구조는 실시예 1 내지 6 중 임의의 구조와 임의적으로 조합될 수 있다.
실시예 10
본 실시예는 상기 각 실시예에서 EL층의 형성에 사용되는 막 형성 디바이스의 예를 도시한다.
본 실시예에 따른 막 형성 디바이스는 도 11을 참고로 설명된다. 도 11을 참고로, 참고번호(1101)는 운반 챔버(carrying
chamber)(A)를 나타내고, 운반 메카니즘(A)(1102)은 기판(1103)이 운반되는 운반 챔버(A)(1101) 내에 배치된다. 운반
챔버(A)(1101)는 감소된 압력의 대기에 있고, 게이트에 의해 각 처리 챔버로부터 고립된다. 각 처리 챔버로의 기판의 전달
은 게이트가 개방될 때 운반 메카니즘(A)에 의해 실행된다. 또한, 운반 챔버(A)(1101)내에서 압력을 감소시키기 위해, 유
압 회전 펌프, 기계적 부스터(booster) 펌프, 터보(turbo) 분자 펌프, 또는 저온 펌프와 같은 배출 펌프가 사용될 수 있고,
습기의 제거가 효율적이기 때문에 저온 펌프가 바람직하다.
도 11의 막 형성 디바이스에서, 배출 포트(1104)는 운반 챔버(A)(1101)의 측면에 배치되고, 배출 펌프는 배출 포트(1104)
아래에 위치한다. 이 구조는 배출 펌프의 유지가 용이하다는 점에서 유리하다.
이후에는 각 처리 챔버가 설명된다. 처리 챔버(A)(1101)는 감소된 압력의 대기에 있으므로, 배출 펌프(도시되지 않은)는
운반 챔버(A)(1101)에 직접 연결된 모든 처리 챔버에 제공된다. 배출 펌프는 유압 회전 펌프, 기계적 부스터 펌프, 터보 분
자 펌프, 또는 저온 펌프가 될 수 있다.
먼저, 참고번호(1105)는 기판의 설정(위치)을 실행하는 저장 챔버를 나타내는 것으로, 또한 로드 로크 챔버(load lock
chamber)라 칭하여진다. 저장 챔버(1105)는 기판(1103)이 설정되는 캐리어(carrier)(도시되지 않은)가 위치하는 게이트
(1100a)에 의해 운반 챔버(A)(1101)로부터 고립된다. 저장 챔버(1105)는 기판을 넣고 기판을 빼는 두 부분으로 나뉠 수
있다. 또한, 저장 챔버(1105)는 상술된 배출 펌프 및 순도가 높은 희가스(rare gas) 또는 질소 기체를 주입하는 정화선을
포함한다.
또한, 본 실시예에서, 기판(1103)은 소자가 형성되는 기판(1103)의 표면이 아래로 향하는 상태로 캐리어에 설정된다. 이
는 증기형 피착(스퍼터링 또는 증발을 통한 막피착)이 실행될 때 아래를 향하는 시스템(또한 디포-업(depo-up) 시스템이
라 칭하여지는)이 실행되기 쉽기 때문이다. 아래를 향하는 시스템은 소자가 형성될 기판의 표면이 아래로 향하는 상태로
막이 형성되는 시스템으로, 먼지가 기판상에 쌓이는 것을 억제할 수 있다.
이어서, 참고번호(1106)는 게이트(1100b)를 통해 저장 챔버(1105)와 연결된 운반 챔버(B)를 나타내고, 운반 메카니즘(B)
(1107)을 갖는다. 또한, 참고 번호(1108)는 게이트(1100c)를 통해 운반 챔버(B)(1106)와 연결된 베이킹(baking) 챔버를
나타낸다. 베이킹 챔버(1108)는 기판의 표면을 반전시키는 메카니즘을 갖는다. 즉,
아래를 항하는 시스템을 통해 운반되는 기판은 위를 향하는 시스템으로 한번 교환된다. 이는 스핀 코터(spin coater)
(1109)를 사용하여 이어지는 처리가 위를 향하는 시스템을 통해 실행되기 때문이다. 반대로, 스핀 코터(1109)에 의해 처
리된 기판은 다시 베이킹 챔버(1108)로 복귀되어 구워진다. 이어서, 기판은 거꾸로 놓이고, 위를 향하는 시스템이 아래를
향하는 시스템으로 교환된다. 이어서, 기판은 저장 챔버(1105)로 복귀된다.
부수적으로, 스핀 코터를 갖는 막 형성 챔버(1109)는 게이트(1100d)를 통해 운반 챔버(B)(1106)와 연결된다. 스핀 코터
를 갖는 막 형성 챔버(1109)는 기판상에 EL 물질을 포함하는 용액을 코팅함으로서 EL 물질을 포함하는 막을 형성하는 막
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형성 챔버이다. 본 실시예에서는 막이 스핀 코터를 갖는 막 형성 챔버(1109)에서 고분자(폴리머) 유기체 EL 물질로 형성
된다. 막으로 형성되는 EL 물질은 발광층으로 뿐만 아니라 전하 주입층 또는 전하 운송층으로 사용된다. 또한, 공지된 고
분자 유기체 EL 물질이 사용될 수 있다.
발광층을 형성하는 대표적인 유기체 EL 물질은 PPV(polyparaphenylene vinylene) 유전체, PVK(polyvinyl carbazole)
유기체, 또는 폴리플루오렌(polyfluorene) 유전체가 될 수 있다. 이는 또한 π공액 폴리머(conjugate polymer)라 칭하여진
다. 또한, 전하 주입층의 유기체 EL 물질은 PEDOT(polythiophene) 또는 Pani(polyaniline)이 될 수 있다.
본 실시예는 스핀 코터를 사용하는 막 형성 챔버를 도시한다. 그러나, 본 발명은 스핀 코터에 제한되지 않고, 스핀 코터 대
신에 디스펜서(dispenser), 프린트, 또는 잉크 젯을 사용하는 막 형성 챔버가 사용될 수 있다.
또한, 본 실시예에 따른 막 형성 디바이스는 실시예 1 내지 9 중 임의의 구조가 본 실시예의 구조와 임의로 조합되는 구조
로 EL층을 형성할 때 사용될 수 있다.
실시예 11
본 발명에 따라 제작되는 EL 디스플레이 디바이스는 자체-발광형이므로, 액정 디스플레이 디바이스와 비교해 밝은 위치
에서 디스플레이된 영상을 더 잘 인식할 수 있다. 더욱이, EL 디스플레이 디바이스는 더 넓은 시청각을 갖는다. 따라서, EL
디스플레이 디바이스는 다양한 전자 디바이스에서 디스플레이 부분에 적용될 수 있다. 예를 들면, 대형 화면에서 TV 프로
그램 등을 시청하기 위해, 본 발명에 따른 자체-발광 디바이스는 30 인치 이상(전형적으로 40 인치 이상)의 대각선 크기를
갖는 EL 디스플레이의 디스플레이 부분(즉, EL 디스플레이 디바이스가 프레임으로 설치된 디스플레이)으로 사용될 수 있
다.
EL 디스플레이는 개인용 컴퓨터의 디스플레이, TV 방송 프로그램을 수신하는 디스플레이, 광고 디스플레이를 위한 디스
플레이와 같이, 정보를 디스플레이하는데 사용되는 모든 종류의 디스플레이를 포함한다. 또한, 본 발명에 따른 EL 디스플
레이 디바이스는 다른 다양한 전자 디바이스의 디스플레이 부분으로 사용될 수 있다.
이러한 전자 디바이스는 비디오 카메라, 디지털 카메라, 고글형 디스플레이(머리 설치형 디스플레이), 자동차 항해(car
navigation) 시스템, 사운드 재생 디바이스(오디오 장비 등), 노트북형 개인용 컴퓨터, 게임기, 휴대용 정보 단자(이동용 컴
퓨터, 휴대용 전화기, 휴대용 게임기, 전자 서적 등), 기록 매체를 포함하는 영상 재생 장치(특별히, 컴팩트 디스크(CD), 레
이저 디스크(LD), 디지털 비디오 디스크(DVD)와 같은 기록 매체를 재생할 수 있고, 재생된 영상을 디스플레이하는 디스플
레이를 포함하는 장치) 등을 포함한다. 특히, 휴대용 정보 단자의 경우에는 기울어진 방향으로 관찰되기 쉬운 휴대용 정보
단자가 때로 넓은 시청각을 갖도록 요구되므로, EL 디스플레이 디바이스의 사용이 바람직하다. 도 12a 내지 도 13b는 각
각 이러한 전자 디바이스의 다양한 특정예를 도시한다.
도 12a는 프레임(2001), 지지 테이블(2002), 디스플레이 부분(2003) 등을 포함하는 EL 디스플레이를 설명한다. 본 발명
은 디스플레이 부분(2003)에 적용가능하다. EL 디스플레이는 EL 디스플레이 종류이므로, 백라이트(back light)를 요구하
지 않는다. 그래서, 디스플레이 부분이 액정 디스플레이 디바이스 보다 더 얇은 두께를 가질 수 있다.
도 12b는 메인 본체(2101), 디스플레이 부분(2102), 오디오 입력 부분(2103), 동작 스위치(2104), 배터리(2105), 영상 수
신 부분(2106) 등을 포함하는 비디오 카메라를 설명한다. 본 발명에 따른 자체-발광 디바이스는 EL 디스플레이 부분
(2102)으로 사용될 수 있다.
도 12c는 메인 본체(2201), 신호 케이블(2202), 머리 설치 밴드(2203), 디스플레이 부분(2204), 광학 시스템(2205), 자체
-발광 디바이스(2206) 등을 포함하는 머리 설치형의 EL 디스플레이 일부(우측 절반부)를 설명한다. 본 발명은 EL 디스플
레이 디바이스(2206)에 적용가능하다.
도 12d는 메인 본체(2301), 기록 매체(DVD 등)(2302), 동작 스위치(2303), 디스플레이 부분(a)(2304), 또 다른 디스플레
이 부분(b)(2305) 등을 포함하는 저장 매체를 갖춘 영상 재생 장치(특별히, DVD 재생 장치)를 설명한다. 디스플레이 부분
(a)는 주로 영상 정보를 디스플레이하는데 사용되고, 디스플레이 부분(b)는 주로 문자 정보를 디스플레이하는데 사용된다.
본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(a) 및(b)로 사용될 수 있다. 기록 매체를 포함하는 영상 재생
장치는 또한 CD 재생 디바이스 및 게임기 등을 포함한다.
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도 12e는 메인 본체(2401), 카메라 부분(2402), 영상 수신 부분(2403), 동작 스위치(2404), 디스플레이 부분(2405) 등을
포함하는 휴대용(이동용) 컴퓨터를 설명한다. 본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(2405)으로 사
용될 수 있다.
도 12f는 메인 본체(2501), 프레임(2502), 디스플레이 부분(2503), 키 보드(2504) 등을 포함하는 개인용 컴퓨터를 설명한
다. 본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(2503)으로 사용될 수 있다.
EL 물질로부터 방사되는 더 밝은 휘도의 빛이 미래에 이용가능해지면, 본 발명에 따른 EL 디스플레이 디바이스는 출력 영
상 정보를 포함하는 빛이 렌즈 등에 의해 확대되어 투사되는 전방형 또는 후방형 프로젝터에 적용된다.
상술된 전자 디바이스는 인터넷, CATV(cable television system)와 같은 전기통신 경로를 통해 분포된 정보를 디스플레
이하는데 사용될 수 있고, 특히 이동 화상 정보를 디스플레이할 수 있다. EL 디스플레이 디바이스는 EL 물질이 높은 응답
속도를 나타낼 수 있으므로 이동 화상을 디스플레이하기에 적절하다. 그러나, 픽셀 사이의 윤곽선이 명확해지지 않으면,
이동 화상은 전체적으로 명확하게 디스플레이될 수 없다. 본 발명에 따른 EL 디스플레이 디바이스가 픽셀 사이의 윤곽선
을 명확하게 만들 수 있으므로, 본 발명의 EL 디스플레이 디바이스를 전자 디바이스의 디스플레이 부분에 적용하는 것이
상당히 유리하다.
빛을 방사하는 EL 디스플레이 디바이스 일부는 전력을 소모하므로, 발광 부분이 가능한한 작아지는 방식으로 정보를 디스
플레이하는 것이 바람직하다. 따라서, EL 디스플레이 디바이스가 주로 문자 정보를 디스플레이하는 디스플레이 부분, 예
를 들면 휴대용 정보 단자, 보다 특별히 휴대용 전화기, 또는 자동차 오디오 장비의 디스플레이 부분에 적용될 때, 비발광
부분이 배경에 대응하면서 문자 정보가 발광 부분으로 형성되도록 EL 디스플레이 디바이스를 구동하는 것이 바람직하다.
이제는 도 13a를 참고로, 메인 본체(2601), 오디오 출력 부분(2602), 오디오 입력 부분(2603), 디스플레이 부분(2604),
동작 스위치(2605), 및 안테나(2606)를 포함하는 휴대용 전화기가 설명된다. 본 발명에 따른 EL 디스플레이 디바이스는
디스플레이 부분(2604)으로 사용될 수 있다. 디스플레이 부분(2604)은 흑색 배경에 백색 문자를 디스플레이함으로서 휴
대용 전화기의 전력 소모를 감소시킬 수 있다.
도 13b는 메인 본체(2701), 디스플레이 부분(2702), 및 동작 스위치(2703, 2704)를 포함하는 사운드 재생 디바이스, 구
체적으로 자동차 오디오 장비를 설명한다. 본 발명에 따른 EL 디스플레이 디바이스는 디스플레이 부분(2702)으로 사용될
수 있다. 비록 본 발명에서는 설치형의 자동차 오디오 장비가 도시되지만, 본 발명은 또한 세트형의 오디오에도 적용될 수
있다. 디스플레이 부분(2702)은 흑색 배경에 백색 문자를 디스플레이함으로서 전력 소모를 감소시킬 수 있으므로, 휴대용
의 오디오에 특히 유리하다.
상기에 설명된 바와 같이, 본 발명은 모든 분야에서 광범위한 전자 디바이스에 다양하게 적용될 수 있다. 본 실시예의 전자
디바이스는 실시예 1 내지 10의 구조가 자유롭게 조합되는 구성을 갖는 EL 디스플레이 디바이스를 사용하여 구해질 수 있
다.
발명의 효과
상술된 바와 같이, 본 발명에 따라, 마스크의 수 및 처리 과정의 수를 증가시키지 않고 높은 개구비(aperture ratio)를 실현
하는 픽셀 구조를 갖는 활성 매트릭스 EL 디스플레이 디바이스가 실현될 수 있다.
본 발명의 바람직한 실시예에 대한 상기 설명은 설명을 목적으로 주어졌다.설명된 정확한 형태로 본 발명을 제한하거나 규
명하도록 의도되지 않고, 상기 지시에서 수정 및 변화가 가능하거나 본 발명의 실시로부터 수용될 수 있다. 실시예는 종래
기술에 숙련된 자가 다양한 실시예에서 본 발명을 사용할 수 있도록 본 발명의 원리 및 그 실시 응용을 설명하기 위해 선택
되어 설명되었고, 다양하게 수정하여 고려되는 특정한 사용에 적절해진다. 본 발명의 범위는 첨부된 청구항 및 그와 동일
한 내용에 의해 정의되도록 의도된다.
도면의 간단한 설명
도 1은 본 발명의 실시예 1에 따른 픽셀(pixel) 부분을 도시하는 상면도.
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도 2는 본 발명의 실시예 1에 따른 픽셀 부분에서 동일한 회로를 도시하는 도면.
도 3a 내지 도 3e는 본 발명의 실시예 1에 따라 활성 매트릭스 기판을 제작하는 처리를 도시하는 도면.
도 4a 내지 도 4d는 본 발명의 실시예 1에 따라 활성 매트릭스 기판을 제작하는 처리를 도시하는 도면.
도 5a 내지 도 5c는 본 발명의 실시예 1에 따라 활성 매트릭스 기판을 제작하는 처리를 도시하는 도면.
도 6a 및 도 6b는 본 발명의 실시예 1에 따른 활성 매트릭스 EL 디스플레이 디바이스를 도시하는 상면도 및 단면도.
도 7a 내지 도 7c는 본 발명의 실시예 4에 따른 픽셀 부분을 도시하는 상면도.
도 8은 본 발명의 실시예 7에 따른 픽셀 부분을 도시하는 상면도.
도 9는 본 발명의 실시예 7에 따른 픽셀 부분에서 동일한 회로를 도시하는 도면.
도 10a 및 도 10b는 본 발명의 실시예 8에 따른 픽셀 부분을 도시하는 상면도 및 단면도.
도 11은 본 발명의 실시예 10에 따른 제작 디바이스를 도시하는 도면.
도 12a 내지 도 12f는 본 발명의 실시예 11에 따른 전자 장비의 예를 도시하는 도면.
도 13a 및 도 13b는 본 발명의 실시예 11에 따른 전자 장비의 예를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
115 : 소스 배선 116 : 전류 공급선
145 : 게이트 배선 204 : 발광 소자
141: 연결 전극 146 : 픽셀 전극
151 : 보호전극
도면
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도면1
도면2
도면3a
도면3b
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도면3c
도면3d
도면3e
도면4a
도면4b
도면4c
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